昨天我們講到了PCB設計技巧的前七項，現在我們來談談這后八項，雖說這里僅僅整理出了15項，但是基本的都包含在內了，只要弄懂這十五項，幾乎在設計PCB時可以起到事半功倍的效果。

8、如何處理實際布線中的一些理論沖突的問題

  1） 基本上將模/數地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat)，還有不要讓電源和信號的回流電流路徑(returning current path)變太大；

  2）晶振是模擬的正反饋振蕩電路，要有穩定的振蕩信號，必須滿足loop gain與phase的規范，而這模擬信號的振蕩規范很容易受到干擾，即使加ground guard traces可能也無法完全隔離干擾，而且離的太遠，地平面上的噪聲也會影響正反饋振蕩電路，所以一定要將晶振和芯片的距離進可能靠近。

  3）確實高速布線與EMI的要求有很多沖突，但基本原則是因EMI所加的電阻電容或ferrite bead，不能造成信號的一些電氣特性不符合規范。所以，最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題。如高速信號走內層最后才用電阻電容或ferrite bead的方式以降低對信號的傷害。

9、如何解決高速信號的手工布線和自動布線之間的矛盾?

  現在較強的布線軟件的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數目，各家EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。

  例如，是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式，能否控制差分對的走線間距等，這會影響到自動布線出來的走線方式是否能符合設計者的想法。

  另外，手動調整布線的難易也與繞線引擎的能力有絕對的關系。例如，走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。所以選擇一個繞線引擎能力強的布線器才是解決之道。

10、關于test coupon

  test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產的PCB板的特性阻抗是否滿足設計需求，一般要控制的阻抗有單根線和差分對兩種情況。所以test coupon上的走線線寬和線距(有差分對時)要與所要控制的線一樣，最重要的是測量時接地點的位置。

  為了減少接地引線(ground lead)的電感值，TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)，所以test coupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。

11、在高速PCB設計中，信號層的空白區域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配?

  一般在空白區域的敷銅絕大部分情況是接地，只是在高速信號線旁敷銅時要注意敷銅與信號線的距離，因為所敷的銅會降低一點走線的特性阻抗，也要注意不要影響到它層的特性阻抗，例如在dual stripline的結構時。

12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗?

  電源和地平面之間的信號是否可以使用帶狀線模型計算?是的，在計算特性阻抗時電源平面跟地平面都必須視為參考平面。例如四層板：頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。

13、在高密度印制板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎?

  一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規范是否符合測試機具的要求，另外如果走線太密且加測試點的規范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然需要手動補齊所要測試的地方。

14、添加測試點會不會影響高速信號的質量?

  至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定，基本上外加的測試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線出來，前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關，影響大小可透過仿真得知，原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。

15、若干PCB組成系統，各板之間的地線應如何連接?

  各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)，這地層上的電流會找阻抗最小的地方流回去。所以在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。

  另外，也可以分析整個電流環路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響